عنوان

RTL modeling with SystemVerilog for simulation and synthesis using SystemVerilog for ASIC and FPGA design /

پدید آورنده

Stuart Sutherland.

موضوع

Computer simulation.,Electronic digital computers-- Design and construction.,Verilog (Computer hardware description language),Computer simulation.,Electronic digital computers-- Design and construction.,Verilog (Computer hardware description language)

رده

TK7885
.
7
.
S874

2017

کتابخانه

مرکز و کتابخانه مطالعات اسلامی به زبان‌های اروپایی

محل استقرار

استان: قم ـ شهر: قم

تماس با کتابخانه : 32910706-025

شابک

1546776346

شابک

9781546776345

عنوان و نام پديدآور

عنوان اصلي

RTL modeling with SystemVerilog for simulation and synthesis using SystemVerilog for ASIC and FPGA design /

نام عام مواد

[Book]

نام نخستين پديدآور

Stuart Sutherland.

وضعیت نشر و پخش و غیره

محل نشرو پخش و غیره

Tualatin, OR :

نام ناشر، پخش کننده و غيره

Sutherland HDL, Inc.,

تاریخ نشرو بخش و غیره

[2017]

تاریخ نشرو بخش و غیره

مشخصات ظاهری

نام خاص و کميت اثر

xxxi, 453 pages :

ساير جزييات

illustrations ;

ابعاد

23 cm

یادداشتهای مربوط به کتابنامه ، واژه نامه و نمایه های داخل اثر

متن يادداشت

Includes bibliographical references and index.

عنوان اصلی به زبان دیگر

عنوان اصلي به زبان ديگر

RTL modeling with System Verilog for simulation and synthesis using System Verilog for ASIC and FPGA design

موضوع (اسم عام یاعبارت اسمی عام)

موضوع مستند نشده

Computer simulation.

موضوع مستند نشده

Electronic digital computers-- Design and construction.

موضوع مستند نشده

Verilog (Computer hardware description language)

موضوع مستند نشده

Computer simulation.

موضوع مستند نشده

Electronic digital computers-- Design and construction.

موضوع مستند نشده

Verilog (Computer hardware description language)

رده بندی ديویی

شماره

621

392

رده بندی کنگره

شماره رده

TK7885

نشانه اثر

S874

2017

نام شخص به منزله سر شناسه - (مسئولیت معنوی درجه اول )

مستند نام اشخاص تاييد نشده

Sutherland, Stuart,1953-

مبدا اصلی

تاريخ عمليات

20200823042647.0

قواعد فهرست نويسي ( بخش توصيفي )

rda

دسترسی و محل الکترونیکی

نام الکترونيکي

اطلاعات رکورد کتابشناسی

نوع ماده

[Book]

اطلاعات دسترسی رکورد

تكميل شده

عنوان RTL modeling with SystemVerilog for simulation and synthesis using SystemVerilog for ASIC and FPGA design /

پدید آورنده Stuart Sutherland.

موضوع Computer simulation.,Electronic digital computers-- Design and construction.,Verilog (Computer hardware description language),Computer simulation.,Electronic digital computers-- Design and construction.,Verilog (Computer hardware description language)

رده TK7885.7 .S874 2017

کتابخانه مرکز و کتابخانه مطالعات اسلامی به زبان‌های اروپایی

محل استقرار استان: قم ـ شهر: قم

شابک

عنوان و نام پديدآور

وضعیت نشر و پخش و غیره

مشخصات ظاهری

یادداشتهای مربوط به کتابنامه ، واژه نامه و نمایه های داخل اثر

عنوان اصلی به زبان دیگر

موضوع (اسم عام یاعبارت اسمی عام)

رده بندی ديویی

رده بندی کنگره

نام شخص به منزله سر شناسه - (مسئولیت معنوی درجه اول )

مبدا اصلی

دسترسی و محل الکترونیکی

اطلاعات رکورد کتابشناسی

اطلاعات دسترسی رکورد

عنوان

RTL modeling with SystemVerilog for simulation and synthesis using SystemVerilog for ASIC and FPGA design /

پدید آورنده

Stuart Sutherland.

موضوع

Computer simulation.,Electronic digital computers-- Design and construction.,Verilog (Computer hardware description language),Computer simulation.,Electronic digital computers-- Design and construction.,Verilog (Computer hardware description language)

رده

TK7885
.
7
.
S874

2017

کتابخانه

مرکز و کتابخانه مطالعات اسلامی به زبان‌های اروپایی

محل استقرار

استان: قم ـ شهر: قم