عنوان

طراحی و سنتز فیلتر FIR با قابلیت تنظیم فرکانس قطع بر روی FPGA

شماره

۵۵۸۱پ

زبان متن نوشتاري يا گفتاري و مانند آن

فارسی

عنوان اصلي

طراحی و سنتز فیلتر FIR با قابلیت تنظیم فرکانس قطع بر روی FPGA

نام عام مواد

[پایان نامه]

نام نخستين پديدآور

/ فرانک محمودی

محل نشرو پخش و غیره

سنندج

نام ناشر، پخش کننده و غيره

: دانشگاه کردستان - دانشکده مهندسی

تاریخ نشرو بخش و غیره

، ۱۴۰۱ = ۲۰۲۲

نام خاص و کميت اثر

ز.۹۳ص

ساير جزييات

: مصور(بخشی رنگی)، جدول، نمودار

متن يادداشت

چکیده فارسی - انگلیسی

متن يادداشت

کتابنامه.ص: ۹۱-۹۳

جزئيات پايان نامه و نوع درجه آن

کارشناسی ارشد

نظم درجات

مهندسی برق

کسي که مدرک را اعطا کرده

کردستان

متن يادداشت

بسیاری از برنامه‌های پردازش سیگنال نیاز دارند که فرکانس قطع فیلتر دیجیتال به‌صورت پویا تغیر کند. چنین فیلترهای دیجیتالی قابل تنظیم مجدد در سیستم‌های تطبیقی، رادار، سونار یا رادار دریایی و سیستم‌های کنترل، پردازش سیگنال‌های پزشکی، تجزیه‌وتحلیل ارتعاش، پردازش سیگنال صوتی و ارتباطات بی‌سیم مفید هستند؛ فیلترهای قابل تنظیم مجدد بر اساس تکنیک تقریب پارامتر طیفی (SPA) و ترکیب آن با تکنیک‌ درون‌یابی (ISPA) کنترل مداوم بر فرکانس قطع (fc) را فراهم می‌کنند. فیلتر ISPA به محدوده fc بسیار وسیع (برابر با کل باند Nyquist) و پهنای باند انتقال باریک به همراه ریپل باند عبور کوچک و تضعیف باند توقف بالا دست می‌یابد. تاکنون پیاده‌سازی سخت‌افزاری متنوعی برای فیلترهای SPA بر روی تراشه FPGA پیشنهادشده است. این پایان‌نامه، طراحی یک فیلتر قابل تنظیم مجدد SPA مبتنی بر محاسبات تصادفی (SC) را روی تراشه FPGA پیشنهاد می‌کند. در محاسبات تصادفی عملیات جمع به‌وسیله یک مالتی پلکسر انجام می‌شود؛ اما در خروجی مالتی پلکسر نتیجه جمع بر دو تقسیم می‌شود درواقع یک کاهش مقیاس در خروجی مالتی پلکسر وجود دارد. تحقیقات زیادی برای از بین بردن این کاهش مقیاس در خروجی جمع کننده انجام‌گرفته است که هرکدام یک سخت‌افزار اضافی به فیلتر متحمل کرده‌اند؛ اما در این تحقیق این کاهش مقیاس به‌وسیله بزرگ‌نمایی اندازه ضرایب فیلتر FIR در حوزه باینری صورت می‌گیرد که نیازمند هیچ مدار سخت‌افزاری اضافی نیست.کد نویسی این فیلتر به‌وسیله زبان برنامه‌نویسی HLS انجام‌گرفته است که نسبت به زبان برنامه‌نویسی HDL، برای توصیف سیستم‌ها و الگوریتم‌ها ساده‌تر و شهودی‌تر است. پیاده‌سازی این فیلتر روی تراشه xq7vx330trf1761-1l از خانواده virtex 7 صورت گرفته است. نتایج شبیه‌سازی نشان می‌دهد که فیلتر SPA تصادفی پیشنهادی به کاهش قابل‌توجهی در پیچیدگی سخت‌افزار، استفاده از منابع FPGA و توان مصرفی در مقایسه با طراحی با استفاده ضرب و جمع باینری دست می‌یابد؛ در عین حال باعث افزایش تاخیر پردازش می شود که می توان با موازی سازی آن را جبران کرد.

متن يادداشت

Many signal processing applications require that the cutoff frequency of a digital filter be changed dynamically. Such digital reconfigurable filters are useful in adaptive radar, sonar or marine radar and control systems, medical signal processing, vibration analysis, audio signal processing, and wireless communications; Retunable filters based on the spectral parameter approximation technique (SPA) and its combination with the interpolation technique (ISPA) provide continuous control over the cutoff frequency (fc). The ISPA filter achieves a very wide fc range (equal to the entire Nyquist band) and a narrow transmission bandwidth with small passband ripple and high stopband attenuation. So far, various hardware implementations for SPA filters on FPGA chip have been proposed. This thesis proposes the design of a SPA reconfigurable filter based on stochastic computation (SC) on FPGA chip. In random calculations, the addition operation is performed by a multiplexer but in the output of the multiplexer, the sum result is divided by two in fact there is a scale reduction in the output of the multiplexer. Many researches have been done to eliminate this downscaling in the adder output, each of which has involved an additional hardware to the filter; But in this research, this scale reduction is done by enlarging the size of the FIR filter coefficients in the binary domain, which does not require any additional hardware circuit. The coding of this filter is done by HLS programming language, which is simpler to describe systems and algorithms than HDL programming language. It is more intuitive. This filter is implemented on the xq7vx330trf1761-1l chip from the virtex 7 family. The simulation results show that the proposed random SPA filter achieves a significant reduction in hardware complexity, FPGA resource usage, and power consumption compared to the design using binary multiplication and addition at the same time, it increases the processing delay, which can be compensated by parallelization.

خط فهرستنویسی و خط اصلی شناسه

fa

خط فهرستنویسی و خط اصلی شناسه

ba

اصطلاح موضوعی

FIR filter

اصطلاح موضوعی

SPA reconfigurable filter

اصطلاح موضوعی

stochastic computing

اصطلاح موضوعی

increasing the precision of stochastic computing

اصطلاح موضوعی

FPGA

کد نقش

، پدیدآور

مستند نام اشخاص تاييد نشده

محمودی ، فرانک

کد نقش

، استاد راهنما

مستند نام اشخاص تاييد نشده

جهانی راد ، هادی

عنصر شناسه اي

دانشگاه کردستان

تقسيم فرعي

. دانشکده مهندسی

کشور

ایران

سازمان

کتابخانه مرکزی دانشگاه کردستان

تاريخ عمليات

20241016

شماره بازیابی

Reg. NO ۵۶۴۹

فرمت انتشار

e

نوع ماده

TF

کد کاربرگه

92029

پیشوند ISBD اعمال شده است

1

سطح دسترسي

a

تكميل شده

Y