عرض القائمة
الرئیسیة
البحث المتقدم
قائمة المکتبات
حول الموقع
اتصل بنا
نشأة
عنوان
Verification by error modeling
پدید آورنده
/ written by Katarzyna Radecka, Zeljko Zilic
موضوع
Integrated circuits -- Very large scale integration -- Computer-aided design,Integrated circuits -- Verification
رده
TK
7874
.
75
.
R33
2003
کتابخانه
مكتبات الكلية التقنية بجامعة طهران
محل استقرار
استان:
طهران
ـ شهر:
طهران
تماس با کتابخانه :
88225387
-
021
1402076525
IR
45606
انگلیسی
IR
Verification by error modeling
[Book]
:using testing techniques in hardware verification
/ written by Katarzyna Radecka, Zeljko Zilic
Boston
: Kluwer Academic Publishers
, 2003
xiv, 216 p.
: ill.
; 25 cm
Frontiers in electronic testing
English
Includes bibliographical references and index
Integrated circuits -- Very large scale integration -- Computer-aided design
Integrated circuits -- Verification
TK
7874
.
75
.
R33
2003
Radecka, Katarzyna, author
Zilic, Zeljko, author
Iran
University of Tehran. Library of Technical Camp 2
Old cataloging
p
BL
1
Y
الاقتراح / اعلان الخلل
×
الاقتراح / اعلان الخلل
×
تحذیر!
دقق في تسجیل المعلومات
اعلان الخلل
اقتراح