۲۲۵۰۳پ
per
طراحی بلوک مقایسه کننده یک مبدل آنالوگ به دیجیتال SAR با توان مصرفی زیر ۱۰۰ نانو وات در تکنولوژی CMOS ۰.۱۸um برای کاربردهای پزشکی
Design of comparator block of an analog to digital SAR converter with power consumption below ۱۰۰ nW in CMOS ۰.۱۸um technology for medical application
/آیدین محمدزاده
: مهندسی برق و کامپیوتر
، ۱۳۹۸
، افشار
۱۱۸ص
چاپی - الکترونیکی
کارشناسی‌ارشد
مهندسی برق - الکترونیک
۱۳۹۸/۱۱/۲۳
تبریز
امروزه به دلیل مزیت های عمده پردازش سیگنل های دیجیتال، طراحی مبدل های آنالوگ به دیجیتال بیشتر مدنظر واقع شده است .این مزیت های عمده باعث شده اند که تکنولوژی مدارات مجتمع در جهت طراحی مدارهای دیجیتال توسعه داده شوند .طراحی بلوک مقایسه کننده نقش اساسی را در مبدل های آنالوگ به دیجیتال رجیستر تقریب متوالی با سرعت های بالا از خود ارائه می دهد .بلوک مقایسه کننده تنها مداری است که سیگنال را بین آنالوگ و دیجیتال منتقل کرده و بعد با انجام مقایسه در ورودی مدار خروجی مربوطه را بر همین اساس تولید می کند و توان مصرفی یکی از مهمترین مشخصه ها در طراحی مدارات مقایسه کننده محسوب می شود .این ساختار با توجه به دارا بودن سرعت بالا و توان مصرفی پایین برای کاربردهای زیست پزشکی مخصوصا برای وسایل قابل حمل به دلیل تأثیر مستقیم توان روی عمر باتری به یکی از موضوعات بسیار مهم تبدیل شده است .در حالت کلی، اساسی ترین شرط برای اینکه سیستم ذکر شده قابلیت کاشت در بدن را داشته باشد داشتن توان مصرفی پایین است که در تمام مراحل طراحی و شبیه سازی این پژوهش مدنظر بوده و سعی بر رساندن توان مصرفی مدار به زیر۱۰۰ نانووات است .به منظور بهینه سازی توان مصرفی این مدار طرح ارائه شده در سطح ترانزیستور و با استفاده از توان مصرفی پایین، مبدل آنالوگ به دیجیتال پیشنهادی در تکنولوژی CMOS ۰.۱۸ um طراحی و توسط نرم افزار HSPICE شبیه سازی شده است .نتایج شبیه سازی نشان می دهد که این ADC با ولتاژ تغذیه ۰.۶vدارای تعداد بیت مؤثر (ENOB) ۹.۴ در فرکانس نمونه برداری ۲۰k و FOM برابر با ۱.۴۷fJ/conv.step با توان مصرفی ۴۸nW می باشد
digital converter in 0.18 um CMOS technology was designed and simulated by HSPICE software. The simulation results show that this 0.6 V ADC has an effective bit rate (ENOB) of 9.4 at 20k sampling frequency and a FOM of 1.47fJ / conv.step with 48nW power consumption-to-level design circuit using low power consumption, the proposed analog-speed sequential register converters. The comparator block is the only circuit that transmits the signal between analog and digital and then compares it to the input of the corresponding output circuit accordingly, and power consumption is one of the most important features in the design of comparator circuits. This structure has become one of the most important issues due to its high speed and low power consumption for biomedical applications, especially for portable devices due to its direct impact on battery life. In general, the most basic requirement for the system to be implanted in the body is to have low power consumption, which is considered at all stages of the design and simulation of this study, and to try to bring the power consumption of the circuit to below 100 nW. To optimize the power consumption of this transistor-digital high-to-Today, due to the major advantages of digital signal processing, the design of analog to digital converters has become more popular. These major advantages have led to the development of integrated circuit technology for the design of digital circuits. The design of the comparator block plays a crucial role in the analogue
Design of comparator block of an analog to digital SAR converter with power consumption below ۱۰۰ nW in CMOS ۰.۱۸um technology for medical application
محمدزاده، آیدین
Mohammadzadeh, Aidin
سیاه و سفید
نمایه‌سازی قبلی
